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    公开号:WO1990004264A1
    申请号:PCT/JP1989/000458
    申请日:1989-05-01
    公开日:1990-04-19
    发明作者:Hajime Inuzuka；Yasutoshi Suzuki
    申请人:Nippondenso Co., Ltd.；
    IPC主号:H01L21-00
    专利说明:
    [0001] 明 半 導 体 装 置
    [0002] 技術分野
    [0003] 本発明は半導体基板上にその基板と異なる IE— V族の化合 物半導体をェビタキシ ャル成長して形成した半導体装置に関 する ものであり、 特に詳し く は上記の構造を有するホール素 子に閲する ものである。 背景技術
    [0004] 従来、 砒化ガリ ウム（GaAs)系の ] E― V化合物半導体は、 高 移動度、 直接遷移型のバン ド構造、 3元又は 4元系の化合物 によるバン ドギヤ ップと格子定数の可変性等の性質のため、 ホール素子、 高速 ト ラ ンジスタ、 レーザダイ オー ド.、 発光ダ ィ オー ド、 フォ ト ト ラ ンジスタ、 フォ トダイ オー ド、 太陽電 池等やこれらの素子の I Cが注目されている
    [0005] しかし、 大口径の単結晶砒化ガリ ゥム (GaAs)ゥェハが容易 に得られない。 更に、 砒化ガリ ゥム（GaAs)系の化合物半導体 は高価である という問題がある。
    [0006] 更に GaAsは、 例えば、 S i に比べ機狨的にもろ く 、 S i ゥ ュ ハプロ セ スに見られる様な、 大口径ゥュハーの自動搬送がむ つかし く 、 製造プロセ スの自動化は極めて困難である。 GaAs 半導体の有用性は認められながらも、 工業的に広 く 利用され るに至らない一因がこ こに在る —方、 上記の各種の GaAs機能デバィ スを用いてエ レク トロ ニク ス システムを構築する場合、 一般にはシステムの制御回 路部分などに多く の S i L S I を必要とする。 GaAsを用いて、 論理 I Cを構成することは、 原理的に不可能ではないが、 主 として安定な絶縁膜を形成することが困難である理由から多 様性に富む I Cを構成することは、 現状では問題が多い。 その為、 S i の L S I と GaAsの各種機能とが 1 チップでモノ リ シックに集積する技術が確立すれば、 極めて高機能、 高付 加価値のシステムデバイ スを得ることができ、 しかも、 それ が、 S i ゥヱハプロセスと類似の自動ラィ ンにより、 製造す ることが可能となる。 また言うまでもな く、 S i 基板又は S i I Cの上に、 必要な量だけ GaAsをェビタキシ ャ ルに成長 させた原石を用いることにより、 大口径 GaAsを安価に製造で きることになり、 GaAsの応用展開を飛躍的に拡大できること となる。
    [0007] 例えば、 ホール I Cを例にとって考えてみると、 ホール I C 等のセ ンサは波形整形回路等の周辺面路をホール素子部と共 に同一チップに集積化してホール I Cとするのが使用上望ま しい。 しかし、 動作層として磁気検出部をシリ コ ンで彤成す ると、 ホール移動度が小さいため、 ホール電圧や積感度が小 さいという問題がある
    [0008] そこで、 材料を複合化し、 高移動度の砒化ガリ ゥム（GaAs) でホール素子部を形成し、 他の周辺回路はシ リ コ ンで形成す れは'高感度でかつ安価なホール I Cが製作できる。
    [0009] しかし、 シリ コ ンと砒化ガリ ウム との格子定数の ミスフィ ッ トが大きいことから、 シリ コ ン基板上に結晶性の良い砒化 ガリ ゥムを成長させることは困難であつた。
    [0010] 発明者らは例えばシリ コ ン基板 （以下 S i 基板と称す。 ） 上に、 この基板と異なる Π— V族化合物半導体の 1種である 砥化ガリ ウム （以下 GaAsと称す。 ） を直接成長させた場合、 GaAs層と S i 基板との格子不整合及び熱膨張係数の相違によ り、 GaAs層と S i 基板との界面から 0. 5〜： 1. 0 m の範囲内 に GaAs層側に多数の転位即ち格子欠陥が集中して発生してし まう という問題が生じ、 更には、 GaAsと S i 基板の界面付近 でのキヤリ ァ濃度が大き くなるという ことを発見した。
    [0011] かかる祅況において、 格子欠陥の集中した界面付近のキヤ リ ァ濃度が大き く なると、 その部分に電流が集中するため、 シリ コ ン基板上にェピタキシャル成長した砒化ガリ ウムの動 作層において、 砒化ガリ ゥムの髙移勖度を有効に利用できな く なる。 これは、 S i 基板近傍の GaAs層の移動度を調べるこ とによって、 この部分の Ga 層の移動度が非常に悪いこ とが 確認されている。
    [0012] これに対して、 GaAs層の膜厚を) ：くするこ とによつて GaAs 層の結晶性を向上させ、 GaAs層表面近傍の移動度を良好にす る方法が考えられる。
    [0013] しかし、 GaAs層の膜厚を厚く したホール素子であっても、 十分なホール起電力を得ることができなかった。
    [0014] 本発明の目的は上記従来技術の問題点を改良するものであ つて、 半導体基板上にこの基板と異なる ΠΙ — V族化合物例え ば砒化ガリ ゥム（GaAs)を動作層とする半導体装置の特性を改 善するこ とにあり、 又特には上記構造からなる半導体装置を ホール素子として使用した場合に十分なホール起電力を得る ことができるホール素子を提供することを目的とする。
    [0015] 癸明の開示
    [0016] 本凳明にかかる半導体装置は上記した目的を達成するため 基本的には次に示すような技術構成をとるものである。 即ち 単元素半導体から成る半導体基板と、 該半導体基板上に直 接形成され、 該単元素半導体の格子定数とは異なる格子定数 を有する化合物半導体から成るバッファ層と、 該バ '：'ファ層 の上方に積層形成され、 半導体素子として機能するものであ り、 該バッファ層と同じ化合物半導体から成る動作層と、 該 バッファ層と該動作層との間に設けられ、 該動作層から該半 導体基板への電流の流れを抑制するように該動作層に対して 電位 If壁を形成する障壁層とを有する半導体装笸である。 又本発明における半導体装置の他の技術構成においては、 該 半導体装置は前記した 'ベ■;·ファ層をな く し単元素半導体から 成る半導体基板と、 半導体素子として機能するものであって 該単元素半導体の格子定数とは異なる格子定数を有する化合 物半導体から成る動作層と、 該半導体基板と該動作層との間 に設られ、 該動作層から該半導体基板への電流の流れを抑制 するように該動作層に対して電位障壁を形成する障壁層とを 有する半導体装置とするものであってもよい s
    [0017] かかる技術構成を有するこ とによつて本発明の半導体装置 においては動作層を舍む半導体素子から半導体基板に流れる 電流が障壁層によつて防止される他シリ コ ン基扳上に形成さ れた砒化ガリ ウム (GaAs)から成るバッファ層の上部に、 砒化 ガリ ゥム（GaAs)から成る動作層を絶縁し且つ砒化ガリ ゥム (GaAs)を単結晶とすることができる絶縁層を形成しているの で、 ノ ッファ層とシリ コ ン基板との界面にできる高キャ リ ア 濃度部分を動作層を舍む半導体素子から絶緣するこ とができ、 素子の性能を向上させたり集積化したりすることが可能とな る。
    [0018] 又かかる半導体装置をホール素子として使用した場合には ホール素子の出力電圧 VH をホール素子の本来得ることが出 来るホール電圧に等しい電圧となすこ とが出来る。 図面の簡単な説明
    [0019] 第 1図は本 ¾明に係る半導体装置をホール素子として使用 した場合におけるホール I Cのプロ ック画路図て'ある。
    [0020] 第 2図は本凳明に係る半導体装置の 1実施例を示す断面図 である c
    [0021] 第 31 は本発明に係るホール素子の 1実施例を示す断面図 である。
    [0022] 第 4図は本癸明に係るホール素子の他の実施例を示す断面 図である
    [0023] 第 5図は P — S i 基板に n — GaAs層を積層した時の n — GaAs層の表面からの深さとキャ リ ア密度との関係を示す特性 図である- 第 6図は、 ホール素子の等価回路図である。
    [0024] 第 Ί図はホール移動度の測定結果を示す図である。 第 8図は本発明に係る半導体装置の他の実施例を示す断面 図である c
    [0025] 第 9図は本発明に係る半導体装置の他の実施例を示す断面 図である。
    [0026] 第 1 0図は本発明者等が障壁層、 バッファ層を用いずに動， 作層を直接基板上に形成した例を示す半導体装置の断面図で ある。
    [0027] 第 1 1図は本発明に係る半導体装置の更に他の実施例を示 す断面図である。
    [0028] 第 1 2図は第 1 1図の半導体装置における P— S i 基板 (厚み 1. 5 m)のキ ヤリァ密度と耐圧との閬係を示す図であ る。 発明の実施するための最良の形態 本発明に係る半導体装置について添図の図面を参照しなが ら具体的に以下に説明する。
    [0029] ところで本発明者らは単元素半導体から成る半導体基板例 えばシ リ コ ン基板と該半導体基板と異なる ]! [一 V族よりなる 化合物半導体例えば砒化ガリ ゥムとからなる半導体装置をホ ール素子として使用した場合に十分なホール起電力が得るこ とのできない原因を探究した。
    [0030] そのため、 P— S i 基板上に直接ェ ビタキシャル成長させ た n—GaAs層のキ ャ リ ア密度の S i 基板との界面からの距離 に対する関係を測定した。 その結果を第 5図に示す。 このこ とから、 n— GaAs層のキ ャ リ ア密度は S i 基板との界面近傍 で 1 X 10 ' 9 cur 3と最大であり、 界面から n— GaAs層側に 0.75 μ m のところで表面近傍と同じ 4 X 10 1 6 oir 3であることが分 かる。 したがって、 n— GaAs層のキ ャ リ ア密度が S i 基板と の界面近傍で表面近傍に比べて 2桁程度高いキャリァ濃度層 が形成されていることが分る。
    [0031] この高キ ャ リ ア濃度層の存在は、 ホール素子において、 次 のよう な問題を生じさせる。
    [0032] その問題を第 6図のホール素子の等価回路図を用いて説明 する。
    [0033] 第 6図において、 V H はホール素子の出力電圧を示し、 1 , R 1 は出力電極間の表面近傍である動作層のホール移 動度および抵抗を、 また // 2 , R 2 は GaAs層と S i 基板との 界面近傍である高キャ リ ア濃度層のホール移動度および抵抗 を示す。
    [0034] このとき、 ホール電圧 V H は、 閉回路中に流れる電流を i とすると、
    [0035] k 〃！ 一 k 2 = ( R , 屮 R 2) i ··· ( 1 )
    [0036] V„ - k / ： = - i R , … （ 2 ) k R ,
    [0037] より、 V H = k μ i ( μ I 一 u z )… ( 3 )
    [0038] R i + R 2
    [0039] と示すことができる。 ここで kは比例定数である。
    [0040] さ らに、 S i 基板上に GaAs層よりなるホール素子を形成し た場合には、 動作層の移動度 t の方が高キ ャ リ ア濃度層の 移動度 2 より も大きい。 さ らに、 界面近傍では n型の高キ ャ リ ア濃度となっているので、 抵抗 R 2 は R , より も小さ く なる。
    [0041] k R ,
    [0042] よって、 （ 3 ) 式において、 ( U ！ 一〃 2)は
    [0043] R , + R 2
    [0044] 正の値であるので、 η型の高キヤ リ ァ層が形成されることに より、 全体のホール電圧 V H が、 本来動作層のみで得られ
    [0045] k R！
    [0046] るホール電圧である k / より も ( 1 — 2)だ
    [0047] R 1 + R 2
    [0048] け低く なつてしまい、 十分なホール起電力を得ることが困難 であった。
    [0049] そこで、 本発明では、 半導体基板上に、 こ の基板と異なる
    [0050] HI一 V化合物半導体より形成され、 ホール電圧を発生させる 動作層を有する半導体装置において、 半導体基板と動作層と の間に動作層から半導体基板への電流の流れを防ぐ障壁層を 設けた半導体装置とするものである。
    [0051] 上記ホール素子を用いることによって、 高キ ャ リ ア濃度層 への電流の流入を障壁層にて防いでいるので、 高キ ヤ リ ァ濃 度層の抵抗 R 2 を無限に大き くすることができる。
    [0052] そのため （ 3 ) 式より明らかなように、 ホール素子の出力電 圧 V H を k , に限りな く近づけさせることができ、 ホール 素子の本来得ることのできるホール電圧を十分得るこ とがで きる。
    [0053] 本発明において使用される半導体基板 2 0 は単元素半導体 で構成されるものであり、 その代表的なものとしてシ リ コ ン が使用される。 次に本発明においては該半導体基板の上にバ ッファ層 1 4を直接形成するものである力 、 該バッファ層 1 4 は化合物半導体から構成される ものであって、 好ま し く は前 記半導体基板と異なる m — V族化合物から構成されるもので ある。 更に本発明においては該化合物半導体はその格子定数 が前記半導体基板を形成する単元素半導体の格子定数と異る ものである こ とが好ま しい。
    [0054] 本発明における該化合物半導体としては砒化ガリ ウム (G aAs) が使用しう る。
    [0055] 本発明において例えば基板 使用される シリ コ ン （ S i )の 格子定数は 5 , 431人であり又バッ ファ層も し く は動作層に使 用される砒化ガリ ゥム（G a As )の格子定数は 5 , 654 Aである。
    [0056] 更に本発明においては、 該バッファ層 1 4 の上方に積層形 成された動作層 1 6を設ける ものである。 該動作層 1 6 は実 際の半導体素子と して機能するものである。 該勖作層は前記 したバッフ ァ層 1 4 と同一の化合物半導体例えば 化ガリ ゥ ム (G a A s )により形成されるこ とが好ま しい。
    [0057] 又本発明においては、 該動作層 1 6 とバッ ファ層 1 4 との 間に該動作層から該半導体基板 2 2へ電流が流れるのを防止 するための電位障壁即ち障壁層 1 5 を介在積層させる もので ある。 つまり該障壁層 1 5 は動作層 1 6 とバッ ファ層 1 4を 電気的に絶縁する絶縁層と して機能する ものである。
    [0058] 該障壁層 1 5 は例えば該バッ ファ層及び該動作層の化合物 半導体が N型導電型の砒化ガリ ゥ丄である場合には、 該障壁 層は P型導電型の砒化ガリ ゥムで形成される こ とが望ま しい。 又、 本発明に使用される障壁層 ついて更に詳細に説明す るならは'、 該障壁層は該バッ ファ層を電気的に铯緣するもの であって、 かつ、 （ a ) 砒化ガリ ゥムアル ミ ニウム （AlxGa,- xAs)、 ( b ) 該動作層の砒化ガリ ウム (GaAs)に対して電位障 壁を形成する導電型の砒化ガリ ウム （GaAs)、 ( c ) セ レ ン化 亜鉛（ZnSe)、 ( d ) 砒化ガリ ゥム（GaAs)を舍む超格子のうち のいずれか 1つより成るものである。
    [0059] 又、 該砒化ガリ ウム （GaAs)を舍む超格子は砒化ガリ ウム (GaAs)と、 砒化アルミ ニウム（ As)、 又は砒化ガリ ウ ムアル ミニゥム（AlGaAs) -、 又は砒化ガリ ウム イ ンジウム (InGaAs) , 又は砒化ィ ンジゥム（In.4s)から成る超格子を用いることがで §る。
    [0060] 本発明においては該砒化ガリ ウム（GaAs)から成る動作層は、 例えばホール素子としたり、 前記シリ コ ン （ S i)基板には前 記動作層を舎む半導体素子を駆動する駆動酉路又はその半導 体素子から出力される信号を処理する信号処理回路とを形成 しても良い。
    [0061] 又-. バッ フ ァ層と該絶縁層とを総合した厚さは界面から発生 した転位が終端する厚さ以上であることが必要であり好まし く は 1 m から 3. 5 m であることが望ましい β シ リ コ ン上 に直接ェビタキシャル成長された砒化ガリ ゥム （GaAs)の格子 欠陥がシリ コ ンとの界面から約 1 / m に及ぶことから界面か ら 1 〃 m 隔てた所に砒化ガリ ゥム（GaAs)の勤作層を形成すれ ば.. その動作層には格子欠陥が及ばない。 又、 S i基板全面 に成長させた場合には 3. 5 以上、 選択成長を行った場合 でも 7 m 以上となるとシリ コ ンとの熱膨張率の相違からク ラ ックが発生しやすく なる。 本癸明においては上記のような 構造を有することにより、 従来における障壁層を用いないホ
    [0062] —ル素子では移動度が 2350士 20001)- 2ノ¥5 、 ホール電圧が 74.5±12.3mVしか得られていなかったのに対し移動度 4030土 198cm-2/ V s 、 ホール電圧が 141±13.5mVをうることが出 来る。 以下に本発明に係る具体例を実施例の形で説明するが 本究明はこの実施例のみに限定して解釈されるものではない。
    [0063] 〔実施例〕
    [0064] 第 1実施例
    [0065] 第 1図は本発明に係る半導体装置をホール素子として使用 しポール I Cを構成した例を示している。 即ち第 1図はホー ル I C 1 の画路構成を示したものであり、
    [0066] 定電圧電源面路 3 0 とホール素子部 1 0 と波形整形画路
    [0067] 4 0 とで構成されている。 そして、 ホール素子部 1 0 は砒化 ガリ ゥム（GaAs)から成る磁気検出層 1 1 と電流電極 28 a , 28 と出力電極 29 a , 29 b とを有しており、 定電圧電源回蹈
    [0068] 3 0から電流電極 28 a , 28 bを介して GaAs層からなる電極検 出層 1 1 に給電され、 検出された磁気量に応じた検出信号が 出力電極 29 a , 29 bを介して波形整形画路 4 0に出力される。 又、 ホール I C 1 の定電圧電源面路 3 0にはバッテリ一 2力、 ら給電され、 検出された信号はホール I C 1 の波形整形回路
    [0069] 4 0から電子制御装置 3に出力される。
    [0070] ホール I C 1 の断面構造は第 2図に示されている。
    [0071] P - S i 基板 2 0上にホール I C 1 が形成されるのである が、 通常の SilCの製造技術により定電圧電源面路 3 0 と波形 整形回路 4 0 とが製造される。
    [0072] 即ち、 P— S i 基板 2 0 の表面に埋込み拡散により N + 埋 込層 2 4が形成され、 その後 P— S i 基板 2 0の表面に N- 一 S i をェピタキシャル成長させ、 素子間分離のためそのェ ピタキシャル層に局所的に P型不純物を拡散して、 島状の N- - S i 層 2 5 と分離層 P— S i 層 2 2 とが形成される。 かか る分離層 （ P— S i 層） 2 2の不純物濃度は一般に 1 X1018 cm— 3以上と しておく こ とが好ましい。 その後.、 作製する素子 に応じて、 島状の N- — S i 層 2 5に P型、 N型の不純物を 掂散して、 定電圧電源回路 3 0又は波形整形画路 4 0を構成 する素子の P N P トラ ンジスタ 3 1、 N P N ト ラ ンジスタ 3 2、 M O S容量 3 3等が形成される。 尚、 3 4 は Si 02から 成る保護膜であり、 3 5 は A 〗 電極である。
    [0073] 次に、 ホール素子部 1 0 の構成について説明する。
    [0074] こ こで、 P— S ]· 基板 2 0 には、 その主面が（100) 面に対 して <011〉方向に 4 ° ± 1 ° 傾斜している単結晶が用いら れている。 そして、 その Ρ— S i 基板 2 0上にェピタキシャ ル成長され、 その後 P型不純物を拡散して形成した P— S i 層 2 2上に、 GaAsより なるホール素子 1 0を形成した。
    [0075] このホール素子 1 0 の拔大断面図を第 3図に示す。
    [0076] このホール素子 1 0 は、 P— S i 層 2 2 との界面近傍に、 高キ ャ リ ア濃度層である n — GaAs層即ちバッ フ ァ層 1 4力 形成されている。
    [0077] 該バッファ層は例えば 1. 0 πι の厚さに形成される c この 厚さは、 その表面におけるキャ リ ァ濃度が低下して飽和する 状態に相当している。 次に該バッ ファ層 1 4 の表面に Z n を 約 5 Χ ΐ016αη-3程度 ドーピングした Ρ型 GaAsからなる障壁層 1 5が 1. 0 m の厚さに形成され、 更にその上に S i を約 2 Χ 1017ατ3程度ドービングした動作層 1 6である η — GaAs層 1 6力 1. 0 〃m の厚さに形成されている。 そしてさ らに、 Au / Au - Ge から成るォー ミ ック電極 17 a , 17 bが形成 されている。 本実施例では該動作層 1 6がホール素子の感磁 層となる。 尚上記電極 17 a , 17 b の上に更に Au / N i / Αυ — Ge から成る電流電極 28 a > 28 bが形成されている。
    [0078] これらの各層は、 有機金属熱分解気相成長方（M0CVD) によ り -、 順次、 連銃的にェビタキ シャル成長させ形成した。 原料 ガスには、 ト リ メ チルガリ ウム（TMG, Ga(CH3) 3) 、 水素希釈 のアルシン（AsH3)を用いた。 又、 n型、 P型の ドーパン トには、 各々水素希釈の SiH4及び D E Zを用いた。 それらのガスの流 速は、 一定の結晶成長速度が得られるよう に流量制御装置に よって正確に制御されており、 成長速度を 4. 6 m ノ h とし た 又成長温度は 750'C とした。 P — S i 層 2 2上に GaAsか ら成るバッ ファ層を成長させるには、 450てで厚さ約 200A の GaAs層を成長後、
    [0079] 7501で本成長を行う特開昭 63— 133616号に記載された二段 階成長法を用いた。
    [0080] かかる二段階成長法を用いる ことによってバッ ファ層内に 形成される格子ひずみ、 転位等の欠陥がカバーされる。
    [0081] このよう にして、 ホール素子部 1 0 を P — S i 層 2 2上に ェピタキ シャル成長された GaAs系の半導体で構成し、 他の周 辺回路を同一の P— S i 基板 2 0上に形成される S i 半導体 で構成ししたホール I Cが得られる。
    [0082] 次に、 本実施例のホール素子 1 0 の作用を説明する。 この ホール素子 1 0 の電流電極 28 a ， 28 bに電流を流し、 こ の電 流方向と垂直方向に磁束をかける。 すると、 ホール効果によ つて出力電極 29 a , 29 b間にホール素子の出力電圧 VH を生 ずる。
    [0083] ここで、 ホール素子 1 0 は、 S i 基板と GaAs層との界面近 傍での高キャ リ ァ濃度層である n + 一 GaAs層 1 4 と動作層で ある n — GaAs層 1 6 との間に障壁層である P— GaAs層 1 5を 設けたので、 P — GaAs層 1 5の拡散電位による障壁によつて、 n— GaAs層 1 6から n + — GaAs層 1 4への電流の流入を防止 することができる。
    [0084] これは、 n — GaAs層 1 6 と P— GaAs層 1 5の間には p n接 合により 0. 5 〜 1. 2 Vの拡散電位が形成されるため、 n — GaAs層 1 6から、 n + — GaAs層 1 4 への電流流入が防止され るのである c
    [0085] この n + — GaAs層 1 4への電流の流入防止は、 第 6図の等 価回路図における高キヤリァ濃度層の抵抗 R 2 を無限に大き く したことと同等のことであり .、 （3)式での
    [0086] k R J
    [0087] ( μ 1 - u 2 の項をほぼ 0 に近づけ、 ホール
    [0088] R , + R 2
    [0089] 超電力 V Η を k ， に限りなく近づけることができる。
    [0090] 本実施例において、 このホール素子の出力電圧 V H に比例 するホール素子全体の移動度 を測定した結果、 4500cm-2 V · S という高い移動度 / を得ることができた。
    [0091] これは、 障壁層である P— GaAs層 1 5層を形成することな く膜層 3 i/m の GaAsを形成した場合のホール素子の移動度で ある 2200cm- 2 ZV · Sよりも約 2倍の移動度を本実施例のホ ール素子によって得ることができた。
    [0092] 第 2実施例
    [0093] 本発明の他の実施例を第 4図に示す。 第 1 の実施例におけ る P — GaAs層 1 5の代わりに、 n _ — Ga As層 4 3を揷入し、 n - n - 接合による電位障壁を利用して、 ホール素子の特性 を向上させることができる。 例えば、 P — S i 基板上へ n + 一 GaAs層 （膜層 ： ) 、 n - 一 GaAs層 （ n 2 Xl014ciir3、 膜層 ： 1 m)、 n一 GaAs層 （ n 2 X 1017cm_ 3、 膜層 ： 1 m) を形成した場合の移動度は 3900cifiZ V . Sで、 n - — GaAs層 4 3を挿入しない場合 （膜厚 3 urn 、 ホール移動度 ： 2200
    [0094] V · S ) の約 1. 8倍であった。 移動度はホール電圧 V„ に 比例するので、 本実施例においても高いホール電圧が得られ るこ とが分かる。
    [0095] 前記実施例では、 高キ ヤリ ァ濃度層である n + — GaAs層 1 4を介して P— S i 層 2 2上に障壁層である P— Ga. s層 1 5 を形成したが、 P — S i 層 2 2上に直接 P— GaAs層 1 5 を形成してもよい。 かかる構造の例は第 9図に示されている。 即ち、 第 9図は、 第 2図におけるホール素子部を形成する P — S〗 基板 2 0上のェ ビタキシ ャ ル成長部分 2 2を P — S i とする代りに N— — S i となし、 その上に例えば半絶縁線の GaAs層 4 0を形成し.、 その上に動作層 1 6を形成したもので ある。 該 GaAs層 4 0 は実施例 1 における障壁層に相当してい る。 かかる層 4 0 は動作層 1 6 に対して電位障壁を形成する ものであればいかなるものでも使用しうるが、 前記実施例の ような P— GaAsは S i 基板上には形成し難いので上記したも のを使用することが好ましい。
    [0096] 本実施例 1 > 2では、 S i 基板上に GaAsよりなるホール素 子を形成した力 、 GaAsよりなるホール素子に限らず、 InSb , InAs等の IE— V族よりなるホール素子でもよ く、 さらには S i 基板もこれに限られるものではない。
    [0097] 上記実施例 1 , 2 はいづれも障壁層 1 5 として P— GaAs層 を使用したものであるが、 以下に化合物半導体で構成される 障壁層の例について説明する。
    [0098] 第 3実施例
    [0099] 実施例 1 において GaAsから成るノ ッファ層 1 3を 0. 5 u m の厚さに形成し又障壁層 1 5 としての P— GaAs層の代りに砒 化ガリ ゥ ムアルミ ニウム (Alo.3Ga0.7As)から成る障壁層力く 0. 5 m の厚さに形成され、 更にその上に n — GaAsから成る 動作層 1 6が 1. 5 m の厚さに形成されたものである。
    [0100] かかるホール I Cは実施例 1 と同様ホール素子部 1 0を P 一 S i 基板 2 0上にェビタキシャル成長された GaAs系の半導 体で構成し、 他の周辺回路を同一の P— S i 基板 2 0上に形 成される S i 半導体で構成したホール I Cが得られたもので あるがこのホール I Cは GaAs系の半導体だけで構成されたも のと同様な特性を示した。
    [0101] 又、 本実施例の特徴部に係る Al。.3Ga。.7Asから成る障壁層 1 5 の効果を確かめるために、 ホール素子部 1 0 に於ける n — GaAsから成る動作層 1 6 のホール移動度と Al。， 3Ga。.7Asか ら成る障壁層 1 5を介在させずに P — S i 基板上に直接ェビ タキシャル成長させた n — GaAs層のホール移動度とを測定し た。 その結果は第 7図から理解されるように、 ホール移動度 は本実施例に係る Al0.3Ga。.7Asから成る障壁層 1 5を介在さ せた方が Al。.3Ga。.7Asから成る障壁層 1 5を介在させない場 合に比べて 1. 6倍程大きいことが分る。 この結果、 ホール素 子としての検出感度も Al。.3Ga。.7/ から成る障壁層 1 5を介 在させた方が障壁層 1 5を介在させない場合に比べて 1. 6倍 大き く なつている。
    [0102] 又、 P — S i 基扳上に直接ヱ ビタキシ ャル成長させた n — GaAs層の断面を透過電子顕微鏡で観察した結果、 S i 界面か ら約 0. 5 〜 1. 0 πι まで多数の転移が発生していることが判 明した。 このことから、 こ の転移が n — GaAsから成る動作層 1 6 に及ばない程度に GaAsから成るノ、 ン フ ァ層 1 4 と
    [0103] Al。.3Ga。.7asから成る障壁層 1 5 との厚さの総和を 1 // m 以 上に設定することが望ま しいことが分る。
    [0104] そ こで、 本実施例では Alo.3Ga0. ,Asから成る障壁層 1 5を GaAs力、ら成るノ ツファ層 1 4 とホール素子としての n — GaAs 層 1 6間に介在させることにより界面近傍の高キャ リア密度 領域を n — GaAs層 1 6から絶緣することによりホール素子の 感度を向上させている。
    [0105] 尚.、 上記実施例では AIxGa i-xAsから成る障壁層 1 5の混 晶比 Xを 0. 3 とした力く、 混晶比 X の値は n — GaAs層 1 6 のェ ピタキシャル成長を良好として铯緣性を保持すれば良く、 0 < X < 1〜の範囲で使用可能である。
    [0106] 第 4実施例
    [0107] 上記第 3実施例において、 M0CVD でェ ビタキシャル成長さ せる過程において Alo.3Ga0.7Asから成る障壁層 1 5を形成す る代わりに P型の ドーバン ト してジェチル亜鉛（DEZn)を用い て P — GaAs層を約 の厚さに形成し、 その上に n -GaAs 層から成る動作層 1 6を形成してもよい。 この場合には動作 層 】 6 は P N接合によりバッ フ ァ層 1 4から絶縁されると共 に、 同一の GaAs層をバッ フ ァ層 1 4から順次成長させること から動作層 1 6 の結晶性が良く、 第 3実施例と同様な効果が 得られた。
    [0108] 第 5実施例
    [0109] 上記第 3実施例において、 M0CVD でェ ビタキシャル成長さ せる過程において、 Alo.3Ga0.7Asから成る障壁層 1 5を形成 する代わりに、 ZnSe層をェビタキシャル成長させた。 ZnSeは GaAsと格子整合性が良く 、 しかも禁制带幅も 2. 6 eVと広いた めバッ フ ァ層 1 4 に対する絶縁性が良く、 第 3実施例と同様 な効果が得られた。
    [0110] 第 6実施例
    [0111] 上記第 3実施例において、 M0CVD でェ ピタキシャル成長さ せる過程において、 &1。. ^£1。.7- から成る障壁層 1 5を形成 する代わりに、 AUsと GaAsとの超格子を積層して障壁層を形 成した。 このホール I Cも第 3実施例と同様な効果を発生し 第 Ί実施例
    [0112] 本実施例は太陽電池 I Cを示すもので、 第 8図にその断面 構造が示されている。 第 1実施例と同一の機能部分には同一 の番号が付されている。
    [0113] 第 1実施例と同様にして、 η — GaAs層から成る動作層 1 6 までを形成し、 その後、 n — GaAs層から成る動作層 1 6の一 部に P型の ドーバン トを用いて P — GaAs層 4 を形成し、 更 に n — GaAs層から成る動作層 1 6 には n * — GaAsから成る電 極層 16 bを接合し、 P — GaAs層 4 4 には P + — GaAs層から成 る電極層 16 aを接合している。 他の周辺回路は第 1実施例と 同様である。 この場合には、 n — GaAs層から成る動作層 1 6 と P — GaAs層 4 4 とで太陽電池半導体素子を構成している。 このようにして製造された太陽電池 I Cは良好な特性を示し た。
    [0114] 上記各種実施例の他、 同様に n — GaAs層から成る動作層
    [0115] 1 6上に GaAs系半導体のダブルへテ口接合層を形成してレー ザダイ オー ド等を形成すると共に、 その駆動回路を周辺回路 として同一 S i 基板上に形成してもよい。
    [0116] 上記実施例では、 他の機能素子と複合させて
    [0117] I C化するため、 ェ ビタキシ ャル成長された P — S i 層 2 2 を S i 基板として GaAs等をェビタキシャル成長させている力く、 本来の単結晶 S i 基板に GaAs等をェピタキシャル成長しても 良い。
    [0118] 第 8実施例
    [0119] 上述の実施例は動作層 1 6から S i 基板 2 2への電流の流 を抑制するためにバッファ層 1 4か障壁層 1 5 のいづれか又 はその双方を該動作層 1 6 と S〗 基板 2 2 との間に設けたも のである。 処で本発明に係る発明者等は、 本発明における課 題を解決し、 1つの基板上でホール素子 舍めた各種の回路 を複合した複合集積画路を能率良く、 しかも安価に製造する ことの出来る GaAsZP-Siへテ n接合半導体装置をう るべく開 発研究中において、 第 1 0図のような S i バイ ボーラホール I Cを製作してみた処、 耐圧の小さなホール I Cしか得られ なかつた。
    [0120] その原因としては GaAsZSi界面には厚みが 0.5〜： 1. 0 〃 m 程度の欠陥の多い n + — GaAs層 （13) が形成されることが判 明し、 従ってただ単に S i 基板上に GaAs素子を形成しても n + 一 GaAsと S i 間で S i が N型、 P型のいづれであってもダイ オー ド効果或は ト ンネル効果によってリーク電流が流れるた め尉圧が得られず所望の電圧をかけることが出来ないことが 判った- そこで本発明者等は第 1 1図に示すように n + — GaAs層 1 6を形成する S i 基板を N型 S i 層 2 5 とし、 かつ 該 S i 基板の該 n + — GaAs層が形成される領域にボロ ン等の 3価の不純物をイ オ ン注入して P— S i 層 （26) を形成した。 かかる P— S i 層 におけるキャ リ ア密度は 1016〜： 1017 cm— 3 のオーダーとし、 その層の厚さを 1.5 〃m 以上とした。
    [0121] かかる n + '— GaAs/P-Si層におけるキヤ リ ァ密度と耐圧と の関係は第 1 2図に示されたとう り となりかかるヘテロ接合 構造の界面に 1 (cm"3) もの高濃度の n + —GaAs層が 存在しても上記 P— S i 層のキ ヤ リ ァ濃度が 1016〜： L017cnr3 であれば 1 0 V以上の耐圧が得られることが判つた。 従って GaAsホール素子の印加電圧 V c = 4. 3 ( V ) にしても十分使 用に耐えう るものとなる。
    [0122] 本実施例では動作層 1 6 と S i 基板との間に障壁層 1 5及 びノ又はバッファ層 1 4 は特に形成していないが、 かかる層 を形成することにより一層上記効果を向上させることが出来 る。
    [0123] 又本実施例において P— S i 層 （26 ) を形成する工程とし て不純物の ドー ピングをボロ ン注入で行う力、'、 その後の活性 化ァニール処理は後段の s i バイ ポーラ I C工程の熱履歴を 利用して実行するこ とも出来る。 かかる実施例の技術はホー ル素子を舍む複合集積回路を工業的に製造するに際して極め て重要な技術である。
    权利要求:
    Claims請求の範囲
    1 . 単元素半導体から成る半導体基板と、 該半導体基板上 に直接形成され、 該単元素半導体の格子定数とは異なる格子 定数を有する化合物半導体から成るバッファ層と、 該バッフ ァ層の上方に積層形成され、 半導体素子として機能するもの であり、 該バッファ層と同じ化合物半導体から成る動作層と、 該バッファ層と該動作層との間に設けられ、 該動作層から該 半導体基板への電流の流れを抑制するように該動作層に対し て電位障壁を形成する障壁層とを有することを特徴とする半 導体装置。
    2 . 該単元素半導体はシリ コ ンであり、 該化合物半導体は 該半導体基板と異なる ΙΠ— V族化合物半導体であるこ とを特 徴とする請求項 1記載の半導体装置。
    3 . 該単元素半導体はシリ コ ンであり、 該化合物半導体は 砒化ガリ ゥム (G aAs )である ：：とを特徴とする請求項 2記載の 半導体装置。
    4， 該バッファ層及び該動作層の化合物半導体は N型導電 型の砒化ガリ ゥムであり、 該障壁層は P型導電型の砒化ガリ ゥムであることを特徴とする請求項 3記載の半導体装置。
    5 . 該バッ ファ層及び該障壁層とを総合した厚さは、 該半 導体基板と該バッファ層との界面から発生した転位が終端す る厚さ以上であることを特徴とする請求項 1記載の半導体装 置。
    G . 該バッ ファ層及び該障壁層とを総合した厚さは、 該半 導体基板と該バッファ層との界面から 】 〜 7 . 0 m の範囲で あることを特徴とする請求項 5記載の半導体装置。
    7. 該動作層はホール素子を構成することを特徴とする請 求項 1記載の半導体装置。
    8. 該半導体基板には該動作層を舍む半導体素子を駆動す る駆動面路と該半導体素子から出力される信号を処理する信 号処理回路の内の少なく とも一方の回路が形成されているこ とを特徴とする請求項 1記載の半導体装置。
    9. 該障壁層が AlxGa^Asで表される砒化ガリ ウム アル ミニゥムから形成されている こ とを特徴とする請求項 1記載 の半導体装置。
    10. 混晶比 Xが 0 く X < 1 の範囲にあることを特徴とする 請求項 9記載の半導体装置。
    11. 該障壁層が、 該勳作層の砒化ガリ ウム（GaAs)に対し電 位障壁を形成する導電型の砒化ガリ ウム（GaAs)から形成され ていることを特徴とする請求項 1 記載の半導体装置。
    12. 該障壁層が、 セ レン化亜鉛（ZnSe)から形成されている ことを特徴とする請求項 1記載の半導体装置。
    13. 該障壁層が、 砒化ガリ ウム（GaAs)を舍む超格子から形 成されていることを特徴とする請求項 1記載の半導体装置。
    14. 該砒化ガリ ウム （GaAs)を舍む超格子は砒化ガリ ウム
    (GaAs)とガリ ゥム叉は砒素を含む化合物半導体からなる超格 子であることを特徴とする請求項 1 3記載の半導体装置。
    15. 該ガリ ウム叉は砒素を含む化合物半導体は AUs, AlGaAs, InGaAs: I n Asから成ることを特徴とする請求項 1 4記載の半 導体装置。
    16. 単元素半導体から成る半導体基板と、 半導体素子とし て機能するものであって、 該単元素半導体の格子定数とは異 なる格子定数を有する化合物半導体から成る動作層と、 該半導体基板と該動作層との間に設けられ、 該動作層から該 半導体基板への電流の流れを抑制するように該動作層に対し て電位障壁を形成する障壁層とを有することを特徴とする半 導体装置。
    17. 該単元素半導体はシリ コ ンであり、 該化合物半導体は 該半導体基板と異なる H一 V族化合物半導体であることを特 徴とする請求項 1 6記載の半導体装置。
    18. 該単元素半導体はシリ コ ンであり、 該化合物半導体は 砒化ガリ ゥム（Ga A s )であることを特徴とする請求項 1 Ί記載 の半導体装置。
    19. 単元素半導体から成る半導体基板上に該半導体基板へ の電流の流れを抑制する電位障壁を形成する障壁層を形成す る工程と、 該障壁層上に、 半導体素子として機能するもので あって、 該単元素半導体の格子定数とは異なる格子定数を有 する化合物半導体から成る動作層を形成する工程とを有する ことを特徴とする半導体装置の製造方法。
    20 . 単元素半導体から成る半導体基板上に該単元素半導体 の格子定数とは異なる格子定数を有する化合物半導体から成 るバッファ層を直接形成する工程と、 該バッ ファ層上に該半 導体基板への電流の流れを抑制する障壁層を形成する工程と、 該障壁層上に、 該バッファ層と同じ化合物半導体から成り半 導体素子として機能する動作層を形成する工程とを有するこ とを特徴とする半導体装置の製造方法。
    21 . 該バッファ層を形成する工程はシリ コ ンから成る半導 体基板上に砒化ガリ ウムから成るバッファ層を形成する工程 であることを特徴とする請求項 2 0記載の半導体装置の製造 方法。
    22. 該バッファ層を形成する工程、 該障壁層を形成するェ 程及び該動作層を形成する工程は順次、 連繞的にェビタキシ ャル成長させて形成させるものである こ とを特徴とする請求 項 2 0記載の半導体装置の製造方法。
    23. 該バッファ層を形成する工程は所定の温度にて化合物 半導体を成長させた後、 該所定の温度より も高い温度にて本 成長を行う二段階成長法を用いて形成する工程であるこ とを 特徴とする請求項 2 0記載の半導体装置の製造方法。
    24. 該バッ ファ層を形成する工程、 該障壁層を形成するェ 程及び該動作層を形成する工程は、 N型導電型の砒化ガリ ゥ ム、 P型導電型の砒化ガリ ウ ム、 N型導電型の砒化ガリ ウ ム を順次、 連続的にェ ピタキシャル成長させて形成させるもの である こ とを特徴とする請求項 2 2記載の半導体装置の製造 方法。
    25. 単元素半導体から成る半導体基板、 該半導体基板上に 設けられた半導体素子と して機能するものであって、 該単元 素半導体の格子定数とは異なる格子定数を有する化合物半導 体から成る動作層及び、 該半導体基板における該動作層との 界面に設けられた該動作層から該半導体基板への電流の流れ を制御する抑制層とを有する こ とを特徴とする半導体装置。
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